D触发器仿真没有打一拍 2021-11-03 | 2024-1-31 | 0 | 记录 | 重新开始 620 字 | 7 分钟 vcs:2016.06_Full64 verdi: verdi3_L-2016.06-1 具体代码如下 `timescale 1ns/1ps module exp1( input clk , input rst_n , input a , output [3:0] a_cnt ); wire a_risedge ; reg a_risedg… verilog
